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    • 专利摘要:
    EinenichtflüchtigeHalbleiterspeichervorrichtung beinhaltet: ein Halbleitersubstrat1, das eine Hauptoberflächeaufweist; ein Paar von p-Typ Dotierungsdiffusionsbereichen 3, 3,die an der Hauptoberfläche desHalbleitersubstrats 1 ausgebildet sind, um als Source/Drain zu dienen;ein Schwebendgate 5, das auf einem Bereich des Halbleitersubstrats1 ausgebildet ist, der, mit einer Tunnelisolierschicht 4a zwischenSchwebendgate 5 und dem Bereich des Halbleitersubstrats 1 liegend,zwischen den gepaarten Dotierungsdiffusionsbereichen 3, 3 liegt;und einen Dotierungsdiffusionssteuerbereich 6, der an der Hauptoberfläche desHalbleitersubstrats 1 ausgebildet ist, um ein Potential des Schwebendgates5 zu steuern. Dementsprechend kann eine nichtflüchtige Halbleiterspeichervorrichtungerzielt werden, bei der Daten bei einer kleinen Spannung elektrischgelöschtund geschrieben werden können.
    公开号:DE102004003597A1
    申请号:DE102004003597
    申请日:2004-01-23
    公开日:2005-02-17
    发明作者:Seiichi Endo；Motoharu Ishii
    申请人:Renesas Technology Corp；
    IPC主号:H01L21-8247
    专利说明:
    [0001] DieseErfindung betrifft eine nichtflüchtigeHalbleiterspeichervorrichtung. Genauer betrifft diese Erfindungeine nichtflüchtigeHalbleiterspeichervorrichtung, die eine Speicherzelle aus einerEinzellagengatestruktur aufweist.
    [0002] Ineinem konventionellen Flash-Speicher hat eine Speicherzelle einegestapelte Gate-Struktur in der auf einem Kanalbereich ein Schwebendgate(floating gate) ausgebildet ist, wobei eine Tunneloxidschicht dazwischenliegt, und desweiteren ist ein Steuer-Gate auf dem Schwebendgateausgebildet, wobei eine Isolierschicht dazwischen liegt. Eine solchegestapelte Gate-Struktur weist einen komplexen Aufbau auf und erfordertfolglich ein komplexes Herstellungsverfahren.
    [0003] Folglichwird, um den Aufbau und das Herstellungsverfahren zu vereinfachen;eine Speicherzelle vorgeschlagen, die eine Einzellagengatestrukturaufweist, bei der ein Schwebendgate das einzige Gate auf einem Tunnelbereichist.
    [0004] Beieiner Speicherzelle, die eine konventionelle Einzellagengatestrukturaufweist, sind ein Substrat und ein Schwebendgate über einekapazitive Kopplung gekoppelt. Wenn eine Spannung an das Substratangelegt wird, nähertsich deshalb ein Potential des Schwebendgates automatisch dem desSubstrats. Es ist als solches schwierig, eine große Potentialdifferenzzwischen dem Substrat und dem Schwebendgate bereitzustellen.
    [0005] Beieiner Speicherzelle, die die konventionelle Einzellagengatestrukturaufweist, könnendementsprechend kaum Daten elektrisch gelöscht werden und sie können nurdurch ultraviolette Strahlung gelöscht werden. Eine Verwendungeiner solchen Speicherzelle ist folglich auf einen Speicher wieeinen einmalig programmierbaren Festwertspeicher (OPTROM) limitiert,der kaum wiederbeschrieben wird.
    [0006] Für eine Speicherzelle,die eine Einzellagengatestruktur aufweist, ist ein elektrisch löschbarerAufbau zum Beispiel in der Nationalen Patenveröffentlichung No. 8-506693 (Japan)und der Japanischen Patentoffenlegungsschrift No. 3-57280 offenbart.
    [0007] Entsprechenddiesem Aufbau kann ein Dotierungsdiffusionsbereich, der an der Oberfläche eines Halbleitersubstratsausgebildet ist, derart angeordnet sein, dass er dem Schwebendgategegenüberliegt, um dessen Potential zu steuern.
    [0008] EinSpeichertransistor, der in den obigen beiden Referenzen offenbartist, ist ein n-Kanal Metalloxidhalbleiter-(MOS) Transistor, beidem Datenschreiben bei einer niedrigen Spannung schwierig ist. DieNachteile werden im Folgenden beschrieben.
    [0009] Wennein Speichertransistor ein n-Kanal MOS-Transistor ist, wird beieinem Schreibvorgang eine positive Hochspannung an das Drain angelegt,um die von der Source kommenden Elektronen dazu zu veranlassen sichmit hoher Geschwindigkeit durch den Kanal, der an der Oberfläche desHalbleitersubstrats bereitgestellt ist, zum Drain zu bewegen. DieElektronen werden in der Umgebung des Drain stark angeregt; siewerden als heißeElektronen bezeichnet. Die heißenElektronen werden dann in das Schwebendgate injiziert, um einengeschriebenen Datenzustand zu verursachen.
    [0010] Indiesem Fall wird eine positive Hochspannung an das Drain angelegt.Wenn keine großePotentialdifferenz zwischen dem Halbleitersubstrat und dem Schwebendgatebereitgestellt ist, werden die heißen Elektronen dementsprechendnur in das Drain und weniger in das Schwebendgate injiziert. Wennein Speichertransistor ein n-Kanal MOS-Transistor ist, sollte deshalbbei einem Schreibvorgang eine positive Hochspannung angelegt werden,was Datenschreiben bei niedriger Spannung nachteiligerweise schwierigmacht.
    [0011] Dakein Steuer-Gate auf dem Schwebendgate existiert, muss speziellbei einer Einzellagengatestruktur eine Potentialdifferenz, die durchkapazitive Kopplung zwischen dem Schwebendgate und dem Halbleitersubstratverursacht wird, ausgenutzt werden, um heiße Elektronen in das Schwebendgatezu injizieren. Dementsprechend ist eine Hochspannung zum Datenschreibenerforderlich obwohl es schwierig ist, ein hohes Potential in derEinzellagengatestruktur zu aufzubauen, was einen Datenschreibvorgangnachteiligerweise schwierig macht.
    [0012] Aufgabeder vorliegenden Erfindung ist es, eine nichtflüchtige Halbleiterspeichervorrichtungbereitzustellen, bei der Daten elektrisch gelöscht werden können undleicht bei einer niedrigen Spannung geschrieben werden können.
    [0013] DieAufgabe wird gelöstdurch eine nichtflüchtigeHalbleiterspeichervorrichtung gemäß Anspruch 1. Weiterbildungender Erfindung sind in den Unteransprüchen gekennzeichnet.
    [0014] EinenichtflüchtigeHalbleiterspeichervorrichtung der vorliegenden Erfindung beinhaltetein Halbleitersubstrat, ein Paar von p-Typ Dotierungsdiffusionsbereichen,die als Source/Drain dienen, ein Schwebendgate und einen Dotierungsdiffusionssteuerbereich.Das Halbleitersubstrat weist eine Hauptoberfläche auf. Das Paar von p-TypDotierungsdiffusionsbereichen, das als Source/Drain dient, ist ander Hauptoberflächedes Halbleitersubstrats ausgebildet. Das Schwebendgate ist auf einemBereich des Halbleitersubstrats ausgebildet, der sich zwischen dengepaarten p-Typ Dotierungsdiffusionsbereichen befindet, wobei eineTunnelisolierschicht zwischen das Schwebendgate und diesen Bereichdes Halbleitersubstrats gebracht ist. Der Dotierungsdiffusionssteuerbereichist an der Hauptoberflächedes Halbleitersubstrats ausgebildet, um das Potential des Schwebendgatezu steuern.
    [0015] Dader Dotierungsdiffusionsbereich an der Hauptoberfläche desHalbleitersubstrats ausgebildet ist, um ein Potential des Schwebendgatezu steuern, kann entsprechend der nichtflüchtigen Halbleitervorrichtung dervorliegenden Erfindung leicht eine große Potentialdifferenz zwischendem Substrat und dem Schwebendgate bereitgestellt werden, und folglichwerden Elektronen leicht von dem Schwebendgate abgezogen. Folglichkann elektrisches Löschendurchgeführtwerden.
    [0016] DaSource/Drain p-Typ Dotierungsdiffusionsbereiche sind, ist der Speichertransistorein p-Kanal Transistor
    [0017] Beidem p-Kanal Transistor wird bei einem Schreibvorgang eine negativeSpannung an das Drain angelegt, damit sich Löcher, die von der Source bereitgestelltsind, mit hoher Geschwindigkeit zum Drain durch den Tunnel bewegen,der an der Oberflächedes Halbleitersubstrats bereitgestellt ist. Die Löcher kollidieren dannmit Atomen in der Nähedes Drains und erzeugen Elektron-Loch-Paare,von denen Elektronen dann in das Schwebendgate injiziert werden,um einen geschriebenen Datenzustand zu verursachen.
    [0018] Indiesem Fall werden die Elektronen weniger leicht in das Drain injiziert,währendsie leichter in das Schwebendgate injiziert werden, da eine negativeSpannung an das Drain angelegt wird. Dementsprechend können dieElektronen in das Schwebendgate injiziert werden, ohne eine nichtso großePotentialdifferenz zu dem Halbleitersubstrat bereitzustellen, undfolglich könnenDaten bei einer niedrigen Spannung geschrieben werden.
    [0019] WeitereMerkmale und Zweckmäßigkeitender Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielenanhand der beigefügtenZeichnungen. Von den Figuren zeigen:
    [0020] 1 eine Aufsicht, die schematischeinen Aufbau einer Halbleiterspeichervorrichtung in einer ersten Ausführungsformder vorliegenden Erfindung zeigt;
    [0021] 2A und 2B einen schematischen Querschnitt entlangeiner Linie IIA-IIA in 1 bzw,einen schematischen Querschnitt entlang einer Linie IIB-IIB in 1;
    [0022] 3 einen schematischen Querschnittentlang einer Linie III-III in 1;
    [0023] 4 eine Aufsicht, die schematischden Aufbau einer Halbleiterspeichervorrichtung in ei ner zweiten Ausführungsformder vorliegenden Erfindung zeigt,
    [0024] 5 einen schematischen Querschnittentlang einer Linie V-V in 4
    [0025] 6 eine Aufsicht, die schematischeinen Aufbau einer Halbleiterspeichervorrichtung in einer dritten Ausführungsformder vorliegenden Erfindung zeigt;
    [0026] 7A und 7B einen schematischen Querschnitt entlangeiner Linie VIIA-VIIA in 6 bzw.einen schematischen Querschnitt entlang einer Linie VIIB-VIIB in 6;
    [0027] 8 einen schematischen Querschnittentlang einer Linie VIII-VIII in 6;
    [0028] 9 eine Aufsicht, die schematischeinen Aufbau einer Halbleiterspeichervorrichtung in einer vierten Ausführungsformder vorliegenden Erfindung zeigt;
    [0029] 10A und 10B einen schematischen Querschnitt entlangeiner Linie XA-XA in 9 bzw.einen schematischen Querschnitt entlang einer Linie XB-XB in 9;
    [0030] 11 einen schematischen Querschnittentlang einer Linie XI-XI in 9;
    [0031] 12 eine Aufsicht, die schematischeinen Aufbau einer Halbleiterspeichervorrichtung in ei ner fünften Ausführungsformder vorliegenden Erfindung zeigt;
    [0032] 13 einen schematischen Querschnittentlang einer Linie XIII-XIII in 12;
    [0033] 14 eine Aufsicht, die schematischeinen Aufbau einer Halbleiterspeichervorrichtung in einer sechstenAusführungsformder vorliegenden Erfindung zeigt;
    [0034] 15A und 15B einen schematischen Querschnitt entlangeiner Linie XVA-XVA in 14 bzw.einen schematischen Querschnitt entlang einer Linie XVB-XVB in 14;
    [0035] 16 eine Aufsicht, die schematischeinen Aufbau einer Halbleiterspeichervorrichtung in einer siebtenAusführungsformder vorliegenden Erfindung zeigt;
    [0036] 17 einen schematischen Querschnittentlang einer Linie XVII-XVII in 16;
    [0037] 18 eine Aufsicht, die schematischeinen Aufbau einer Halbleiterspeichervorrichtung in einer achtenAusführungsformder vorliegenden Erfindung zeigt;
    [0038] 19A und 19B einen schematischen Querschnitt entlangeiner Linie XIXA-XIXA in 18 bzw.einen schematischen Querschnitt entlang einer Linie XIXB-XIXB in 18;
    [0039] 20 einen schematischen Querschnittentlang einer Linie XX-XX in 18;
    [0040] 21 eine Aufsicht, die schematischeinen Aufbau einer Halbleiterspeichervorrichtung in einer neuntenAusführungsformder vorliegenden Erfindung zeigt;
    [0041] 22A und 22B einen schematischen Querschnitt entlangeiner Linie XXIIA-XXIIA in 21 bzw. einenschematischen Querschnitt entlang einer Linie XXIIB-XXIIB in 21;
    [0042] 23 einen schematischen Querschnittentlang einer Linie XXIII-XXIII in 21;
    [0043] 24 eine Aufsicht, die schematischeinen Aufbau einer Halbleiterspeichervorrichtung in einer zehntenAusführungsformder vorliegenden Erfindung zeigt;
    [0044] 25 einen schematischen Querschnittentlang einer Linie XXV-XXV in 24
    [0045] Ausführungsformender vorliegenden Erfindung werden nun in Kombination mit den Zeichnungenbeschrieben.
    [0046] EinAuswahltransistor ist außerin 1 nicht gezeigt undwird nicht beschrieben, obwohl er typischerweise für jedesBit in einer Speicherzelle bereitgestellt ist. Der Grund dafür ist, dassder Auswahltransistor nicht mit einem Funktionsprinzip in der Ausführungsformder vorliegenden Erfindung in Zusammenhang steht. Der Auswahltransistorwird in anderen Ausführungsformender vorliegenden Erfindung ebenso behandelt.
    [0047] Bezugnehmend auf 1 bis 3 beinhaltet eine Speicherzelledieser Ausführungsformhauptsächlich einenSchwebendgate-Transistor 10 undeinen Bereich, um das Schwebendgate 5 zu steuern.
    [0048] Bezugnehmend auf 2A ist ineinem Bereich, in dem der Schwebendgate-Transistor 10 ausgebildetist, ein n-Typ Wannenbereich 2a an einer Hauptoberfläche einesp-Typ Halbleitersubstrats 1 ausgebildet. In dem n-Typ Wannenbereich 2a istein Schwebendgate-Transistor 10 ausgebildet, der ein p-KanalMOS-Transistor ist.Der Schwebendgate-Transistor 10 beinhaltet ein Paar vonp-Typ Dotierungsdiffusionsbereichen 3, 3, dieals Source/Drain dienen, eine Tunnelisolierschicht 4a unddas Schwebendgate 5. Das Paar von p-Typ Dotierungsdiffusionsbereichen 3, 3,die als Source/Drain dienen, ist an der Hauptoberfläche desHalbleitersubstrats 1 in dem n-Typ Wannenbereich 2a ausgebildet.Das Schwebendgate 5 ist auf einem Bereich des Halbleitersubstrats 1,der zwischen den gepaarten p-Typ Dotierungsdiffusionsbereichen 3, 3 liegt,derart ausgebildet, dass die Tunnelisolierschicht 4a zwischendem Schwebendgate und diesem Bereich des Halbleitersubstrats 1 liegt.
    [0049] Bezugnehmend auf 2B erstrecktsich das Schwebendgate 5 von dem Bereich, in dem der Schwebendgate-Transistorausgebildet ist, zu dem Schwebendgate-Steuerbereich. In dem Schwebendgate-Steuerbereichist ein Dotierungsdiffusionssteuerbereich 6 ausgebildet,der dazu dient, ein Potential des Schwebendgate 5 zu steuern.Der Dotierungsdiffusionssteuerbereich 6 ist aus einem p-TypDotierungsdiffusionsbereich konfiguriert, der an der Hauptoberfläche desHalbleitersubstrats 1 ausgebildet ist, und liegt dem Schwebendgate 5 gegenüber, wobeieine Isolierschicht 4b dazwischen angeordnet ist. Der Dotierungsdiffusionssteuerbe reich 6 istin einem n-Typ Wannenbereich 2b ausgebildet, der an derHauptoberflächedes Halbleitersubstrats 1 ausgebildet ist.
    [0050] Bezugnehmend auf 3 ist eineFeldisolierschicht 7 an der Hauptoberfläche des Halbleitersubstrats 1 zwischendem Bereich, in dem der Schwebendgate-Transistor gebildet ist, unddem Schwebendgate-Steuerbereich ausgebildet. Ein p-Typ Bereich desHalbleitersubstrats 1 ist direkt unter der Feldisolierschicht 7 angeordnet.
    [0051] Schreib-und Löschvorgänge einerSpeicherzelle in dieser Ausführungsformwerden nun beschrieben.
    [0052] Essollte angemerkt werden, dass in dieser Ausführungsform ein „geschriebenerZustand" einer Speicherzelleeinen Zustand bezeichnet, in dem Elektronen am Schwebendgate 5 angehäuft sind,währendein „gelöschter Zustand" von dieser einenZustand bezeichnet, bei dem Elektronen von dem Schwebendgate 5 abgezogensind.
    [0053] Bezugnehmend auf 2A und 2B wird eine Speicherzelledurch Injizieren heißerLadungsträgerin das Schwebendgate 5 geschrieben, die aus Stoßionisierungam Schwebendgate-Transistor 10 resultieren. Die heißen Ladungsträger werdenerzeugt, indem an jeden Bereich eine Spannung angelegt wird, diein Tabelle 1 gezeigt ist.
    [0054] Indiesem Fall dient der Dotierungsdiffusionssteuerbereich 6 dazu,ein Potential des Schwebendgate 5 zu steuern. Speziellerwird eine maximale Anzahl von heißen Ladungsträgern erzeugt,wenn das Potential des Schwebendgate 5 näherungsweise-1V (in Bezug auf den einen p-Typ Dotierungsdiffusionsbereich 3)beträgt.Dementsprechend wird eine Spannung, die ein solches Potential verursachenkann, an den Dotierungsdiffusionssteuerbereich 6 angelegt,um das Potential des Schwebendgate 5 zu steuern.
    [0055] EineSpeicherzelle wird dadurch gelöscht,dass jeweils ein hohes Potential für den einen p-Typ Dotierungsdiffusionsbereich 3,den anderen p-Typ Dotierungsdiffusionsbereich 3 und denn-Typ Wannenbereich 2 bereitgestelltwird, um Fowler-Nordheim(FN)-Tunnelnzu verursachen, durch das am Schwebendgate 5 angesammelteElektronen abgezogen werden. Um FN-Tunneln zu verursachen wird jeweilsdem einen p-Typ Dotierungsdiffusionsbereich 3, dem anderenp-Typ Dotierungsdiffusionsbereich 3 und dem n-Typ Wannenbereich 2a einpositives Potential, wie in Tabelle 2 gezeigt, bereitgestellt.
    [0056] Indiesem Fall wird eine negative Spannung, wie in Tabelle 2 gezeigt,auch an den Dotierungsdiffusionssteuerbereich 6 angelegt,um das Potential des Schwebendgate 5 (in Bezug auf deneinen p-Typ Dotierungsdiffusionsbereich 3) zu erniedrigen.Um einen effizienten Löschvorgangdurchzuführen,sind die Übergangskapazitätsverhältnissedes Schwebendgate 5 zu dem einen p-Typ Dotierungsdiffusionsbereich 3,bzw. dem anderen p-Typ Dotierungsdiffusionsbereich 3 undzu dem n-Typ Wannenbereich 2a vorzugsweise minimiert, umeine maximale Potenzialdifferenz zu erzielen.
    [0057] Entsprechenddieser Ausführungsformkann eine großePotentialdifferenz zwischen dem Halbleitersubstrat 1 unddem Schwebendgate 5 bereitgestellt werden, da der Dotierungsdiffusionssteuerbereich 6 das Potentialdes Schwebendgate 5 steuern kann. Folglich können durchAusnutzen des FN-Tunnelns Elektronen im Schwebendgate 5 abgezogenwerden, was es erlaubt, Daten elektrisch zu löschen.
    [0058] Zusätzlich istder Schwebendgate-Transistor 10 ein p-Kanal MOS-Transistor. Deshalbwird bei einem Schreibvorgang eine negative Spannung an den Drainangelegt, um Löcher,die von der Source bereitgestellt sind, mit hoher Geschwindigkeitzum Drain durch den Tunnel zu bewegen, der an der Oberfläche desHalbleitersubstrats 1 bereitgestellt ist. Die Löcher kollidierendann mit Atomen in der Nähedes Drain und erzeugen Elektron-Loch-Paare, von denen Elektronendann in das Schwebendgate 5 injiziert werden, um einengeschriebenen Datenzustand zu verursachen.
    [0059] Indiesem Fall werden die Elektronen weniger leicht in den Drain injiziert,währendsie leicht in das Schwebendgate 5 injiziert werden, daeine negative Spannung an den Drain angelegt wird. Dementsprechend können Elektronenin das Schwebendgate 5 injiziert werden, ohne eine nichtso großePotentialdifferenz zwischen dem Halbleitersubstrat 1 unddem Schwebendgate 5 bereitzustellen, und folglich können Datenbei einer niedrigen Spannung geschrieben werden.
    [0060] Bezugnehmend auf 4 und 5 unterscheidet sich derAufbau einer Speicherzelle dieser Ausführungsform von dem der erstenAusführungsformdarin, dass diese einen p-Typ Dotierungsdiffusionsbereich 8 zurVorrichtungsisolierung aufweist.
    [0061] Derp-Typ Dotierungsdiffusionsbereich 8 zur Vorrichtungsisolierungist an dem Halbleitersubstrat 1 direkt unter der Feldisolierschicht 7 ausgebildet,die an der Hauptoberflächedes Halbleitersubstrats 1 zwischen dem Schwebendgate-Transistorbereichund dem Schwebendgate-Steuerbereich ausgebildet ist. Der p-Typ Dotierungsdiffusionsbereich 8 zurVorrichtungsisolierung weist eine höhere Ladungsträgerkonzentrationals das Halbleitersubstrat 1 auf.
    [0062] Dader Aufbau außerin dem Vorgenannten fast dem der ersten Ausführungsform gleich ist, werden für gleicheKomponenten die gleichen Bezugszeichen verwendet und ihre Beschreibungwird nicht wiederholt.
    [0063] Entsprechenddieser Ausführungsformkann der folgende Effekt erzielt werden.
    [0064] BeiSchreib- und Löschvorgängen wird,wenn eine Spannung, wie in Tabellen 1 und 2 gezeigt,an die n-Typ Wannenbereiche 2a, 2b angelegt wird,eine Verarmungsschicht an den pn-Übergängen zwischen dem p-Typ Halbleitersubstrat 1 undden n-Typ Wannenbereichen 2a bzw. 2b ausgebildet.Wenn sich die Verarmungsschicht weiter ausbreitet, steigt der mitdem Durchgriff zusammenhängendeLeckstrom an.
    [0065] Entsprechenddieser Ausführungsformkann eine weitere Ausbreitung der Verarmungsschicht unterdrückt werden,da der p-Typ Dotierungsdiffusionsbereich 8 zur Vorrichtungsisolierungeine höhereLadungsträgerkonzentrationals das Halbleitersubstrat 1 aufweist. Folglich kann derAbstand zwischen dem n-Typ Wannenbereich 2a und dem n-TypWannenbereich 2b reduziert werden, sodass eine kleinereSpeicherzelle bereitgestellt ist als bei der ersten Ausführungsform.
    [0066] Bezugnehmend auf die 6 bis 8 unterscheidet sich einAufbau einer Speicherzelle dieser Ausführungsform von dem der erstenAusführungsformin der Konfiguration eines Dotierungsdiffusionssteuerbereichs indem Schwebendgate-Steuerbereich.
    [0067] DerDotierungsdiffusionssteuerbereich dieser Ausführungsform ist aus einem Paarvon n-Typ Source/Drain- Dotierungsdiffusionsbereichen 11, 11 aufgebaut.Das Paar von Source/Drain-Dotierungsdiffusionsbereichen 11, 11 istan der Hauptoberflächedes p-Typ Halbleitersubstrats 1 derart ausgebildet, dassein Bereich des Halbleitersubstrats 1, der sich unter demSchwebendgate 5 befindet, zwischen die gepaarten Source/Drain-Bereichegebracht ist. Das Paar von Source/Drain-Dotierungsdiffusionsbereichen 11, 11,eine Isolierschicht 4b und das Schwebendgate 5 bildeneinen Steuertransistor 20, der ein n-Kanal MOS-Transistorist.
    [0068] Dader Aufbau außerin dem Vorgenannten fast dem der ersten Ausführungsform gleich ist, werden für gleicheKomponenten die gleichen Bezugszeichen verwendet und ihre Beschreibungwird nicht wiederholt.
    [0069] Nunwerden Schreib- und Löschvorgänge einerSpeicherzelle in dieser Ausführungsformbeschrieben.
    [0070] Bezugnehmend auf 7A und 7B wird eine Speicherzelledurch injizieren heißerLadungsträgerin das Schwebendgate 5, die aus Stoßionisierung am Schwebendgate-Transistor 10 resultieren,geschrieben. Die heißenLadungsträgerwerden durch Anlegen der in Tabelle 3 beschriebenen Spannungen anden jeweiligen Bereich erzeugt.
    [0071] Indiesem Fall dient das Paar von Source/Drain-Dotierungsdiffusionsbereichen 11, 11 desSteuertransistors 20 dazu, ein Potential des Schwebendgate 5 zusteuern. Spezieller wird eine maximale Anzahl an heißen Ladungsträgern erzeugt,wenn das Potential des Schwebendgate 5 ungefähr -1V (mitBezug auf den einen p-Typ Dotierungsdiffusionsbereich 3)beträgt.Um das Potential des Schwebendgate 5 zu steuern, wird dementsprechendeine Spannung, die ein solches Potential verursachen kann, an dasPaar von Source/Drain-Dotierungsdiffusionsbereichen 11, 11 angelegt.
    [0072] EineSpeicherzelle wird durch Bereitstellen eines hohen Potentials für den einenp-Typ Dotierungsdiffusionsbereich 3 (oder den anderen p-TypDotierungsdiffusionsbereich 3) gelöscht, um Fowler-Nordheim (FN) Tunnelnzu verursachen, durch das am Schwebendgate 5 angesammelteElektronen abgezogen werden. Um FN-Tunneln zu verursachen, wirdein positives Potential, wie in Tabelle 4 gezeigt, für den einenp-Typ Dotierungsdiffusionsbereich 3 (oder den anderen p-TypDotierungsdiffusionsbereich 3) bereitgestellt.
    [0073] Indiesem Fall werden negative Spannungen, wie in Tabelle 4 gezeigt,auch an das Paar von p-Typ Dotierungsdiffusionsbereichen 3, 3 angelegt,um das Potential des Schwebendgate 5 (mit Bezug zu demeinen p-Typ Dotierungsdiffusionsbereich 3) zu verringern.Um einen effizienten Löschvorgangdurchzuführen,ist ein Übergangskapazitätsverhältnis desSchwebendgate 5 zu dem einen Source/Drain-Dotierungsdiffusionsbereich 11 (oderdem anderen Source/Drain-Dotierungsdiffusionsbereich 11)vorzugsweise minimiert, um eine maximale Potentialdifferenz zu erreichen.
    [0074] Entsprechenddieser Ausführungsformkann eine großePotentialdifferenz zwischen Halbleitersubstrat 1 und Schwebendgate 5 bereitgestelltwerden, da das Paar von Source/Drain-Dotierungsdiffusionsbereichen 11, 11 dasPotential des Schwebendgate 5 steuern kann. Folglich können Elektronenim Schwe bendgate 5 durch Ausnutzen von FN-Tunneln abgezogenwerden, was elektrisches Löschenvon Daten erlaubt.
    [0075] Zusätzlich istder Schwebendgate-Transistor 10 ein p-Kanal MOS-Transistor. Deshalbkann diese Ausführungsformwie die erste AusführungsformDaten bei einer kleineren Spannung schreiben, als der bei Verwendungeines n-Kanal MOS-Transistors.
    [0076] Bezugnehmend auf die 9 bis 11 unterscheidet sich einAufbau einer Speicherzelle dieser Ausführungsform von dem der drittenAusführungsformdarin, dass ein zusätzlicherp-Typ Wannenbereich 12 im Schwebendgate-Steuerbereich ausgebildetist.
    [0077] Derp-Typ Wannenbereich 12 ist an der Hauptoberfläche desHalbleitersubstrats 1 ausgebildet. In dem p-Typ Wannenbereich 12 istein Paar von Source/Drain-Dotierungsdiffusionsbereichen 11,11 ausgebildet. Der p-Typ Wannenbereich 12 weist eine höhere Ladungsträgerkonzentrationals das Halbleitersubstrat 1 auf.
    [0078] Dader Aufbau außerin dem Vorgenannten fast dem der dritten Ausführungsform gleich ist, werden für gleicheKomponenten die gleichen Bezugszeichen verwendet und ihre Beschreibungwird nicht wiederholt.
    [0079] Entsprechenddieser Ausführungsformkann der folgende Effekt erzielt werden.
    [0080] Wenneine Spannung, wie in Tabellen 3 und 4 gezeigt,an den n-Typ Wannenbereich 2a undden einen Source/Drain-Dotierungsdiffusionsbereich 11 (oderden anderen Source/Drain-Dotierungsdiffusionsbereich 11)angelegt wird, wird bei Schreib- und Löschvorgängen eine Verarmungsschichtan den pn-Übergängen zwischendem n-Typ Wannenbereich 2a und dem p-Typ Halbleitersubstrat 1 undzwischen dem einen Source/Drain-Dotierungsdiffusionsbereich 11 (oderdem anderen Source/Drain-Dotierungsdiffusionsbereich 11) unddem p-Typ Bereich ausgebildet. Wenn sich die Verarmungsschicht weiterausbreitet, steigt mit dem Durchgriff zusammenhängender Leckstrom an.
    [0081] Entsprechenddieser Ausführungsformkann weiteres Ausbreiten der Verarmungsschicht unterdrückt werden,da der p-Typ Wannenbereich 12 höhere Ladungsträgerkonzentrationals das Halbleitersubstrat 1 aufweist. Folglich kann derAbstand zwischen dem n-Typ Wannenbereich 2a und dem einenSource/Drain-Dotierungsdiffusionsbereich 11 (oderdem anderen Source/Drain-Dotierungsdiffusionsbereich 11)reduziert werden, um eine kleinere Speicherzelle bereitzustellen,als die dritte Ausführungsform.
    [0082] Bezugnehmend auf 12 und 13 unterscheidet sich derAufbau einer Speicherzelle dieser Ausführungsform von der der viertenAusführungsformdarin, dass er einen p-Typ Dotierungsdiffusionsbereich 8 zur Vorrichtungsisolierungaufweist.
    [0083] Derp-Typ Dotierungsdiffusionsbereich 8 zur Vorrichtungsisolierungist an dem Halbleitersubstrat 1 direkt unter der Feldisolierschicht 7 ausgebildet,die an der Hauptoberflächedes Halbleitersubstrats 1 zwischen dem Schwebendgate-Transistorbereichund dem Schwebendgate-Steuerbereich ausgebildet ist. Der p-Typ Dotierungsdiffusionsbereich 8 zurVorrichtungsisolierung weist eine höhere Ladungsträgerkonzentrationals das Halbleitersubstrat 1 auf.
    [0084] Dader Aufbau außerin dem Vorgenannten fast dem der ersten Ausführungsform gleich ist, werden für gleicheKomponenten die gleichen Bezugszeichen verwendet und ihre Beschreibungwird nicht wiederholt.
    [0085] Entsprechenddieser Ausführungsformkann der folgende Effekt erreicht werden.
    [0086] Wenneine Spannung, wie in Tabellen 3 und 4 gezeigt,an den n-Typ Wannenbereich 2a undden einen Source/Drain-Dotierungsdiffusionsbereich 11 (oderden anderen Source/Drain-Dotierungsdiffusionsbereich 11)angelegt wird, wird bei Schreib- und Löschvorgängen eine Verarmungsschichtan den pn-Übergängen zwischendem n-Typ Wannenbereich 2a und dem p-Typ Halbleitersubstrat 1 undzwischen dem einen Source/Drain-Dotierungsdiffusionsbereich 11 (oderdem anderen Source/Drain-Dotierungsdiffusionsbereich 11) unddem p-Typ Bereich ausgebildet. Wenn sich die Verarmungsschicht weiterausbreitet, steigt mit dem Durchgriff zusammenhängender Leckstrom an.
    [0087] Entsprechenddieser Ausführungsformkann weiteres Ausbreiten der Verarmungsschicht unterdrückt werden,da der p-Typ Dotierungsdiffusionsbereich 8 zur VorrichtungsisolierunghöhereLadungsträgerkonzentrationals das Halbleitersubstrat 1 aufweist. Folglich kann derAbstand zwischen dem n-Typ Wannenbereich 2a und dem einenSource/Drain-Dotierungsdiffusionsbereich 11 (oder dem anderenSource/Drain-Dotierungsdiffusionsbereich 11) reduziertwerden, um eine kleinere Speicherzelle bereitzustellen, als dievierte Ausführungsform.
    [0088] Bezugnehmend auf die 14 und 15 unterscheidet sich derAufbau einer Speicherzelle dieser Ausführungsform von dem der erstenAusführungsformin seiner Konfiguration eines Dotierungsdiffusionssteuerbereichsin dem Schwebendgate-Steuerbereich.
    [0089] DerDotierungsdiffusionssteuerbereich dieser Ausführungsform ist durch ein Paarvon p-Typ Source/Drain-Dotierungsdiffusionsbereichen 22, 22 gebildet.An der Hauptoberflächedes p-Typ Halbleitersubstrats 1 ist ein n-Typ Wannenbereich 21 ausgebildet.Das Paar von Source/Drain-Dotierungsdiffusionsbereichen 22, 22 istan der Hauptoberflächedes p-Typ Halbleitersubstrats 1 in dem n-Typ Wannenbereich 21 derartausgebildet, dass ein Bereich des Halbleitersubstrats 1,der sich unterhalb des Schwebendgate 5 befindet, zwischen diegepaarten Source/Drain-Bereiche gelagert ist. Das Paar von Source/Drain-Dotierungsdiffusionsbereichen 22, 22,eine Isolierschicht 4b und Schwebendgate 5 bildeneinen Steuertransistor 30, der ein p-Kanal MOS-Transistorist.
    [0090] Dader Aufbau außerin dem Vorgenannten fast dem der ersten Ausführungsform gleich ist, werden für gleicheKomponenten die gleichen Bezugszeichen verwendet und ihre Beschreibungwird nicht wiederholt.
    [0091] Nunwerden Schreib- und Löschvorgänge einerSpeicherzelle in dieser Ausführungsformbeschrieben.
    [0092] Bezugnehmend auf die 15A und 15B wird eine Speicherzelledurch injizieren heißerLadungsträger,die aus Stoßionisierungam Schwebendgate-Transistor 10 resultieren, in das Schwebendgate 5 geschrieben.Die heißenLadungsträgerwerden durch Anlegen der in Tabelle 5 beschriebenen Spannungen anden jeweiligen Bereich erzeugt.
    [0093] Indiesem Fall dient das Paar von Source/Drain-Dotierungsdiffusionsbereichen 22, 22 desSteuertransistors 30 dazu, ein Potential des Schwebendgate 5 zusteuern. Spezieller wird eine maximale Anzahl an heißen Ladungsträgern erzeugt,wenn das Potential des Schwebendgate 5 ungefähr -1V (mitBezug auf den einen p-Typ Dotierungsdiffusionsbereich 3)beträgt.Um das Potential des Schwebendgate 5 zu steuern, wird dementsprechendeine Spannung, die ein solches Potential verursachen kann, an dasPaar von Source/Drain-Dotierungsdiffusionsbereichen 22, 22 undden n-Typ Wannenbereich 21 angelegt.
    [0094] EineSpeicherzelle wird durch Bereitstellen jeweils eines hohen Potentialsfür deneinen Source/Drain-Dotierungsdiffusionsbereich 22,den anderen Source/Drain-Dotierungsdiffusionsbereich 22 undden n-Typ Wannenbereich 21 gelöscht, um FN-Tunneln zu verursachen,durch das am Schwebendgate 5 angesammelte Elektronen abgezogenwerden. Um FN-Tunneln zu verursachen, wird ein positives Potential,wie in Tabelle 6 gezeigt, fürden einen Source/Drain-Dotierungsdiffusionsbereich 22 (oderden anderen Source/Drain-Dotierungsdiffusionsbereich 22)und den n-Typ Wannenbereich 21 bereitgestellt.
    [0095] Indiesem Fall werden negative Spannungen, wie in Tabelle 6 gezeigt,auch an das Paar von p-Typ Dotierungsdiffusionsbereichen 3, 3 angelegt,um das Potential des Schwebendgate 5 (mit Bezug zu demeinen p-Typ Dotierungsdiffusionsbereich 3) zu verringern.Um einen effizienten Löschvorgangdurchzuführen,sind die Übergangskapazitätsverhältnissezwischen dem Schwebendgate 5 und dem einen Source/Drain-Dotierungsdiffusionsbereich 22 undzwischen dem anderen Source/Drain-Dotierungsdiffusionsbereich 22 unddem n-Typ Wannenbereich 21 vorzugsweise minimiert, um einemaximale Potentialdifferenz zu erreichen.
    [0096] Entsprechenddieser Ausführungsformkann eine großePotentialdifferenz zwischen Halbleitersubstrat 1 und Schwebendgate 5 bereitgestelltwerden, da das Paar von Source/Drain-Dotierungsdiffusionsbereichen 22, 22 dasPotential des Schwebendgate 5 steuern kann. Folglich können Elektronenim Schwebendgate 5 durch Ausnutzen von FN-Tunneln abgezogenwerden, was elektrisches Löschenvon Daten erlaubt.
    [0097] Zusätzlich istder Schwebendgate-Transistor 10 ein p-Kanal MOS-Transistor. Deshalbkann diese Ausführungsformwie die erste AusführungsformDaten bei einer kleineren Spannung schreiben, als der bei Verwendungeines n-Kanal MOS-Transistors.
    [0098] Bezugnehmend auf 16 und 17 unterscheidet sich derAufbau einer Speicherzelle dieser Ausführungsform von der der sechstenAusführungsformdarin, dass er einen p-Typ Dotierungsdiffusionsbereich 8 zur Vorrichtungsisolierungaufweist.
    [0099] Derp-Typ Dotierungsdiffusionsbereich 8 zur Vorrichtungsisolierungist an dem Halbleitersubstrat 1 direkt unter der Feldisolierschicht 7 ausgebildet,die an der Hauptoberflächedes Halbleitersubstrats 1 zwischen dem Schwebendgate-Transistorbereichund dem Schwebendgate-Steuerbereich ausgebildet ist. Der p-Typ Dotierungsdiffusionsbereich 8 zurVorrichtungsisolierung weist eine höhere Ladungsträgerkonzentrationals das Halbleitersubstrat 1 auf.
    [0100] Dader Aufbau außerin dem Vorgenannten fast dem der ersten Ausführungsform gleich ist, werden für gleicheKomponenten die gleichen Bezugszeichen verwendet und ihre Beschreibungwird nicht wiederholt.
    [0101] Entsprechenddieser Ausführungsformkann der folgende Effekt erreicht werden.
    [0102] Wenneine Spannung, wie in Tabellen 5 und 6 gezeigt,an den n-Typ Wannenbereich 21 angelegtwird, wird bei Schreib- und Löschvorgängen eineVerarmungsschicht an einem pn-Übergangzwischen dem p-Typ Halbleitersubstrat 1 und dem n-Typ Wannenbereich 21 ausgebildet.Wenn sich die Verarmungsschicht weiter ausbreitet, steigt mit demDurchgriff zusammenhängenderLeckstrom an.
    [0103] Entsprechenddieser Ausführungsformkann weiteres Ausbreiten der Verarmungsschicht unterdrückt werden,da der p-Typ Dotierungsdiffusionsbereich 8 zur VorrichtungsisolierunghöhereLadungsträgerkonzentrationals das Halbleitersubstrat 1 aufweist. Folglich kann derAbstand zwischen dem n-Typ Wannenbereich 2a und dem n-TypWannenbereich 21 reduziert werden, um eine kleinere Speicherzellebereitzustellen, als die sechste Ausführungsform.
    [0104] Bezugnehmend auf die 18 bis 20 unterscheidet sich derAufbau einer Speicherzelle dieser Ausführungsform von der der erstenAusführungsformin seiner Konfiguration eines Dotierungsdiffusionssteuerbereichsin dem Schwebendgate-Steuerbereich.
    [0105] DerDotierungsdiffusionssteuerbereich dieser Ausführungsform ist aus einem n-TypDotierungsdiffusionsbereich 31 ausgebildet. Der n-Typ Dotierungsdiffusionsbereich 31 istan der Hauptoberflächedes p-Typ Halbleitersubstrats 1 ausgebildet und liegt demSchwebendgate 5 mit der Isolierschicht 4b dazwischenliegend gegenüber.
    [0106] Dader Aufbau außerin dem Vorgenannten fast dem der ersten Ausführungsform gleich ist, werden für gleicheKomponenten die gleichen Bezugszeichen verwendet und ihre Beschreibungwird nicht wiederholt.
    [0107] Nunwerden Schreib- und Löschvorgänge einerSpeicherzelle in dieser Ausführungsformbeschrieben.
    [0108] Bezugnehmend auf die 19A und 19B wird eine Speicherzelledurch injizieren heißerLadungsträger,die aus Stoßionisierungam Schwebendgate-Transistor 10 resultieren, in das Schwebendgate 5 geschrieben.Die heißenLadungsträgerwerden durch Anlegen der in Tabelle 7 beschriebenen Spannungen anden jeweiligen Bereich erzeugt.
    [0109] Indiesem Fall dient der Dotierungsdiffusionssteuerbereich (n-Typ Dotierungsdiffusionsbereich) 31 dazu,ein Potential des Schwebendgate 5 zu steuern. Speziellerwird eine maximale Anzahl an heißen Ladungsträgern erzeugt,wenn das Potential des Schwebendgate 5 ungefähr -1V (mitBezug auf den einen p-Typ Do tierungsdiffusionsbereich 3)beträgt.Um das Potential des Schwebendgate 5 zu steuern, wird dementsprechendeine Spannung, die ein solches Potential verursachen kann, an denDotierungsdiffusionssteuerbereich 31 angelegt.
    [0110] EineSpeicherzelle wird durch Bereitstellen eines hohen Potentials für den Dotierungsdiffusionssteuerbereich 31 gelöscht, umFN-Tunneln zu verursachen, durch das am Schwebendgate 5 angesammelteElektronen abgezogen werden. Um FN-Tunneln zu verursachen, wirdein positives Potential, wie in Tabelle 8 gezeigt, für den Dotierungsdiffusionssteuerbereich 31 bereitgestellt.
    [0111] Indiesem Fall werden negative Spannungen, wie in Tabelle 8 gezeigt,auch an das Paar von p-Typ Dotierungsdiffusionsbereichen 3, 3 angelegt,um das Potential des Schwebendgate 5 (mit Bezug zu demeinen p-Typ Dotierungsdiffusionsbereich 3) zu verringern.Um einen effizienten Löschvorgangdurchzuführen,sind die jeweiligen Übergangskapazitätsverhältnissevon dem Schwebendgate 5 zu dem einen p-Typ Dotierungsdiffusionsbereich 3,zu dem anderen p-Typ Dotierungsdiffusionsbereich 3 undzu dem n-Typ Wannenbereich 2a vorzugsweise minimiert, umeine maximale Potentialdifferenz zu erreichen.
    [0112] Entsprechenddieser Ausführungsformkann eine großePotentialdifferenz zwischen Halbleitersubstrat 1 und Schwebendgate 5 bereitgestelltwerden, da der Dotierungsdiffusionssteuerbereich 31 dasPotential des Schwebendgate 5 steuern kann. Folglich können Elektronenim Schwebendgate 5 durch Ausnutzen von FN-Tunneln abgezogenwerden, was elektrisches Löschenvon Daten erlaubt.
    [0113] Zusätzlich istder Schwebendgate-Transistor 10 ein p-Kanal MOS-Transistor. Deshalbkann diese Ausführungsformwie die erste AusführungsformDaten bei einer kleineren Spannung schreiben, als der bei Verwendungeines n-Kanal MOS-Transistors.
    [0114] Bezugnehmend auf 21 bis 23 unterscheidet sich derAufbau einer Speicherzelle dieser Ausführungsform von der der achtenAusführungsformdarin, dass er einen zusätzlichenp-Typ Wannenbereich 32 in dem Schwebendgate-Steuerbereichaufweist.
    [0115] Derp-Typ Wannenbereich 32 ist an der Hauptoberfläche desHalbleitersubstrats 1 ausgebildet. In dem p-Typ Wannenbereich 32 istein Dotierungsdiffusionssteuerbereich (n-Typ Dotierungsdiffusionsbereich) 31 ausgebildet.Der p-Typ Wannenbereich 12 weist eine höhere Ladungsträgerkonzentrationals das Halbleitersubstrat 1 auf.
    [0116] Dader Aufbau außerin dem Vorgenannten fast dem der dritten Ausführungsform gleich ist, werden für gleicheKomponenten die gleichen Bezugszeichen verwendet und ihre Beschreibungwird nicht wiederholt.
    [0117] Entsprechenddieser Ausführungsformkann der folgende Effekt erreicht werden.
    [0118] WennSpannungen, wie in Tabellen 7 und 8 gezeigt, anden n-Typ Wannenbereich 2a und den Dotierungsdiffusionssteuerbereich(n-Typ Dotierungsdiffusionsbereich) 31 angelegtwerden, wird bei Schreib- und Löschvorgängen eineVerarmungsschicht an pn-Übergängen zwischendem n-Typ Wannenbereich 2a und dem p-Typ Halbleitersubstrat 1 undzwischen dem Dotierungsdiffusionssteuerbereich (n-Typ Dotierungsdiffusionsbereich) 31 unddem p-Typ Bereich ausgebildet. Wenn sich die Verarmungsschicht weiterausbreitet, steigt mit dem Durchgriff zusammenhängender Leckstrom an.
    [0119] Entsprechenddieser Ausführungsformkann weiteres Ausbreiten der Verarmungsschicht unterdrückt werden,da der p-Typ Wannenbereich 32 eine höhere Ladungsträgerkonzentrationals das Halbleitersubstrat 1 aufweist. Folglich kann derAbstand zwischen dem n-Typ Wannenbereich 2a und dem Dotierungsdiffusionssteuerbereich(n-Typ Dotierungsdiffusionsbereich) 31 reduziert werden,um eine kleinere Speicherzelle bereitzustellen, als die achte Ausführungsform.
    [0120] Bezugnehmend auf 24 und 25 unterscheidet sich derAufbau einer Speicherzelle dieser Ausführungsform von der der neuntenAusführungsformdarin, dass er einen p-Typ Dotierungsdiffusionsbereich 8 zur Vorrichtungsisolierungaufweist.
    [0121] Derp-Typ Dotierungsdiffusionsbereich 8 zur Vorrichtungsisolierungist an dem Halbleitersubstrat 1 direkt unter der Feldisolierschicht 7 ausgebildet,die an der Hauptoberflächedes Halbleitersubstrats 1 zwischen dem Schwebendgate-Transistorbereichund dem Schwebendgate-Steuerbereich ausgebildet ist. Der p-Typ Dotierungsdiffusionsbereich 8 zurVorrichtungsisolierung weist eine höhere Ladungsträgerkonzentrationals das Halbleitersubstrat 1 auf.
    [0122] Dader Aufbau außerin dem Vorgenannten fast dem der ersten Ausführungsform gleich ist, werden für gleicheKomponenten die gleichen Bezugszeichen verwendet und ihre Beschreibungwird nicht wiederholt.
    [0123] Entsprechenddieser Ausführungsformkann der folgende Effekt erreicht werden.
    [0124] Wenneine Spannung, wie in Tabellen 7 und 8 gezeigt,an den n-Typ Wannenbereich 2a angelegtwird, wird bei Schreib- und Löschvorgängen eineVerarmungsschicht an einem pn-Übergangzwischen dem p-Typ Halbleitersubstrat 1 und dem n-Typ Wannenbereich 2a ausgebildet.Wenn sich die Verarmungsschicht weiter ausbreitet, steigt mit demDurchgriff zusammenhängenderLeckstrom an.
    [0125] Entsprechenddieser Ausführungsformkann weiteres Ausbreiten der Verarmungsschicht unterdrückt werden,da der p-Typ Dotierungsdiffusionsbereich 8 zur VorrichtungsisolierunghöhereLadungsträgerkonzentrationals das Halbleitersubstrat 1 aufweist. Folglich kann derAbstand zwischen dem n-Typ Wannenbereich 2a und dem n-TypWannenbereich 31 reduziert werden, um eine kleinere Speicherzellebereitzustellen, als die neunte Ausführungsform.
    权利要求:
    Claims (10)
    [1] NichtflüchtigeHalbleiterspeichervorrichtung mit: einem Halbleitersubstrat(1), das eine Hauptoberfläche aufweist; einem Paarvon p-Typ Dotierungsdiffusionsbereichen (3), die an derHauptoberflächedes Halbleitersubstrats (1) derart ausgebildet sind, dasssie als Source/Drain dienen; einem Schwebendgate (5),das auf einem Bereich des Halbleitersubstrats (1) ausgebildetist, der sich zwischen den gepaarten p-Typ Dotierungsdiffusionsbereichen(3), mit einer Tunnelisolierschicht (4a), diezwischen das Schwebendgate und das Halbleitersubstrat gebracht ist,befindet; und einem Dotierungsdiffusionssteuerbereich (6),der an der Hauptoberflächedes Halbleitersubstrats (1) ausgebildet ist, um ein Potentialdes Schwebendgate (5) zu steuern.
    [2] NichtflüchtigeHalbleiterspeichervorrichtung nach Anspruch 1, bei der der Dotierungsdiffusionssteuerbereich(6) vom p-Leitfähigkeitstypist und dem Schwebendgate (5) mit einer Isolierschicht(4b) dazwischenliegend gegenüberliegt.
    [3] NichtflüchtigeHalbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der derDotierungsdiffusionssteuerbereich (11) ein Paar von Source/Drain-Dotierungsdiffusionsbereichenist, das an der Hauptoberfläche desHalbleitersubstrats (1) derart ausgebildet ist, dass einBereich des Halbleitersubstrats (1), der sich unter demSchwebendgate (5) befindet, zwischen den gepaarten Source/Drain-Dotierungsdiffusionsbereichenliegt.
    [4] NichtflüchtigeHalbleiterspeichervorrichtung nach Anspruch 3, bei der das Paarvon Source/Drain-Dotierungsdiffusionsbereichen(11) vom n-Leitfähigkeitstypist.
    [5] NichtflüchtigeHalbleiterspeichervorrichtung nach Anspruch 4, die weiterhin einenp-Typ Wannenbereich (12) aufweist, der an der Hauptoberfläche desHalbleitersubstrats (1) ausgebildet ist, wobei das Paarvon Source/Drain-Dotierungsdiffusionsbereichen(11) vom n-Leitfähigkeitstypin diesem p-Typ Wannenbereich (12) ausgebildet ist.
    [6] NichtflüchtigeHalbleiterspeichervorrichtung nach Anspruch 3, bei der das Paarvon Source/Drain-Dotierungsdiffusionsbereichen(22) vom p-Leitfähigkeitstypist.
    [7] NichtflüchtigeHalbleiterspeichervorrichtung nach Anspruch 6, die weiterhin einenn-Typ Wannenbereich (21) aufweist, der an der Hauptoberfläche desHalbleitersubstrats ausgebildet ist, wobei der Source/Drain-Dotierungsdiffusionsbereich(22) vom p-Leitfähigkeitstypin diesem n-Typ Wannenbereich (21) ausgebildet ist.
    [8] NichtflüchtigeHalbleiterspeichervorrichtung nach Anspruch 1, bei der der Dotierungsdiffusionssteuerbereich(31) vom n-Leitfähigkeitstypist und dem Schwebendgate (5) mit einer Isolierschicht(4b) dazwischenliegend gegenüberliegt.
    [9] NichtflüchtigeHalbleiterspeichervorrichtung nach Anspruch 8, die weiterhin einenp-Typ Wannenbereich (32) aufweist, der an der Hauptoberfläche desHalbleitersubstrats (1) ausgebildet ist, wobei der Dotierungsdiffusionssteuerbereich(31) vom n-Typ in dem p-Typ Wannenbereich (32)ausgebildet ist.
    [10] NichtflüchtigeHalbleiterspeichervorrichtung nach einem der Ansprüche 1 bis9, mit weiterhin: einer Feldisolierschicht (7), diean der Hauptoberflächedes Halbleitersubstrats (1) zwischen einem Bereich, in demdas Paar von p-Typ Dotierungsdiffusionsbereichen (3) ausgebildet ist,und einem Bereich, in dem der Dotierungsdiffusionssteuerbereich(6) ausgebildet ist, gebildet ist; und einem p-TypDotierungsdiffusionsbereich (8) zur Vorrichtungsisolierung,der an dem Halbleitersubstrat (1) direkt unter der Feldisolierschicht(7) ausgebildet ist.
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    同族专利:
    公开号 | 公开日
    TWI239640B|2005-09-11|
    KR20050008459A|2005-01-21|
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    JP2005039067A|2005-02-10|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-02-17| OP8| Request for examination as to paragraph 44 patent law|
    2006-01-26| 8131| Rejection|
    优先权:
    申请号 | 申请日 | 专利标题
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